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Encoding:
Text File  |  2003-05-02  |  27.2 KB  |  740 lines
  1. CS1EEPROM
  2. Change FFA16 00
  3. Change FFA14 02
  4. Change FFA12 00
  5. Change FFA4C FE03
  6. Change FFA4E 5830
  7. Change FFA44 0008
  8. End
  9.  
  10. CS3EEPROM
  11. Change FFA16 00
  12. Change FFA14 02
  13. Change FFA12 00
  14. Change FFA4C 0000
  15. Change FFA4E 0000
  16. Change FFA58 FE03
  17. Change FFA5A 5830
  18. Change FFA44 0200
  19. End
  20.  
  21.  
  22. **************************************************************
  23. * Portable Limited Keypad                                    *
  24. H02UCF6RR3AN                                                 *
  25. * Portable Full Keypad                                       *
  26. H02UCH6RR6AN                                                 *
  27. * Portable Full Keypad with flip                             *
  28. H02UCH6RR8AN                                                 *
  29. * Portable Interconnect only                                 *
  30. H02UCH6QR5AN                                                 *
  31. * Portable Interconnect only + Full Keypad                   *
  32. H02UCH6QR6AN                                                 *
  33. * Test Portable                                              *
  34. N1771A                                                       *
  35. * Portable Bolivar limited Keypad                            *
  36. H02UCF6RR3BN                                                 *
  37. * Portable Bolivar with flip                                 *
  38. H02UCH6RR8BN                                                 *
  39. **************************************************************
  40. * Disable Watchdog
  41. Change FFA20 0000
  42. * Set proper voltage to PWMB HC16 I/O
  43. Change FF924 0101
  44. * Clock Synthesizer is designned for 14.680.064 MHz
  45. Change FFA04 3F00
  46. * BOOT - 512kB FLASH started at 0H
  47. Change FFA48 0006
  48. * BOOT OPTION - , One wait state
  49. Change FFA4A 7870
  50. * CS0 (EEPROM) BASE IS STARTED FROM E0000H
  51. Change FFA4C FE03
  52. * CS0 OPTION - Upper Byte , Two wait states
  53. Change FFA4E 58F0
  54. * CS2 (RAM MSB) BASE IS STARTED FROM C0000H
  55. Change FFA54 FC03
  56. * CS2 OPTION - High Byte , No wait states
  57. Change FFA56 5830
  58. * CS1 Not connected but used for overall mem map
  59. Change FFA50 F805
  60. Change FFA52 7870
  61. * CS4 (DSP ROM) BASE IS STARTED FROM D0000H
  62. Change FFA5C FD00
  63. Change FFA5E 3830
  64. * CSBOOT - 16 bit port 08BB
  65. Change FFA44 08BB
  66. Change FFA46 0008
  67. Change FFA40 003F
  68. * Enable byte aligned access
  69. Change FFA16 0000
  70. Change FFA14 0002
  71. Change FFA12 0000
  72. * Internal RAM is located from base address F0000H
  73. Change FFB04 00FF
  74. * Enable Internal RAM
  75. Change FFB00 0200
  76. * Make IRQ7 and IRQ1 GPIO inputs
  77. Change FFA1E 0079
  78. Change FFA1C 0082
  79. * Set soft turn off bit
  80. Change FF906 F0F0
  81. END
  82.  
  83. ********************************************************
  84. * Mobile Dispatch Only                                 *
  85. M02UCK6NR3AN                                           *
  86. * Mobile Interconnect Only                             *
  87. M02UCH6QR5AN                                           *
  88. * Mobile Dispatch and Interconnect                     *
  89. M02UCH6RR6AN                                           *
  90. * BMR                                                  *
  91. F2099A                                                 *
  92. * Dispatch Station                                     *
  93. F2096A                                                 *
  94. * Dispatch + Interconnect Station                      *
  95. F2095A                                                 *
  96. * Mobile DJSMR                                         *
  97. JJM02YCK6RT5AN                                         *
  98. * Dispatch Station DJSMR                               *
  99. JJL02YCH6NT5AN                                         *
  100. * DJSMR BMR                                            *
  101. F2089A                                                 *
  102. * Test Mobile                                          *
  103. F2144A                                                 *
  104. * Test Mobile Transceiver Only                         *
  105. F2143A                                                 *
  106. ********************************************************
  107. * Set proper voltage to PWMB HC16 I/O
  108. Change FF924 0101
  109. * Disable Watchdog
  110. Change FFA20 0000
  111. * Clock Synthesizer is designned for 14.680.064 MHz
  112. Change FFA04 7700
  113. * BOOT - 512kB FLASH started at 0H
  114. Change FFA48 0006
  115. * BOOT OPTION - , One wait state
  116. Change FFA4A 7870
  117. * CS0 (EEPROM) BASE IS STARTED FROM E0000H
  118. Change FFA4C FE03
  119. * CS0 OPTION - Upper Byte , Two wait states
  120. Change FFA4E 58B0
  121. * CS1 Flash 2
  122. Change FFA50 F805
  123. Change FFA52 7870
  124. * CS2 (RAM MSB) BASE IS STARTED FROM C0000H
  125. Change FFA54 FC03
  126. * CS2 OPTION - High Byte , No wait states
  127. Change FFA56 5830
  128. * CS3 (RAM LSB) BASE IS STARTED FROM C0000H
  129. Change FFA58 FC03
  130. * CS3 OPTION - Lower Byte , No wait states
  131. Change FFA5A 3830
  132. * CS4 (DSP ROM) BASE IS STARTED FROM D0000H
  133. Change FFA5C FD00
  134. Change FFA5E 3830
  135. * CSBOOT - 16 bit port
  136. Change FFA44 0BFB
  137. Change FFA46 0008
  138. * Enable byte aligned access
  139. Change FFA16 0000
  140. * Disable external interrupt
  141. Change FFA1E 0000
  142. * Internal RAM is located from base address F0000H
  143. Change FFB04 00FF
  144. * Enable Internal RAM
  145. Change FFB00 0200
  146. END
  147.  
  148. ****************************************************
  149. * Advanced Features Portable                       *
  150. H06UCH6RR7AN                                       *
  151. * Test portable Advanced Features                  *
  152. N1780A                                             *
  153. ****************************************************
  154. * Disable Watchdog
  155. Change FFA20 0000
  156. * Set proper voltage to PWMB HC16 I/O
  157. Change FF924 0101
  158. * Clock Synthesizer is designned for 14.680.064 MHz
  159. Change FFA04 3F00
  160. * BOOT - 512kB FLASH started at 0H
  161. Change FFA48 0006
  162. * BOOT OPTION - , One wait state
  163. Change FFA4A 78B0
  164. * CS0 (EEPROM) BASE IS STARTED FROM E0000H
  165. Change FFA4C FE03
  166. * CS0 OPTION - Upper Byte , Two wait states
  167. Change FFA4E 58B0
  168. * CS1
  169. Change FFA50 F805
  170. * CS1           was 78B0
  171. Change FFA52 78B0
  172. * CS2 (RAM MSB) BASE IS STARTED FROM C0000H
  173. Change FFA54 FC04
  174. * CS2 OPTION - High Byte , two wait states
  175. Change FFA56 58B0
  176. * CS3 (RAM LSB) BASE IS STARTED FROM 80000H
  177. *Change FFA58 0000
  178. * CS3 OPTION - Lower Byte , two wait states
  179. *Change FFA5A 0000
  180. * CS4 (DSP ROM) BASE IS STARTED FROM D0000H
  181. Change FFA5C FD00
  182. Change FFA5E 3830
  183. * CSPDR , BANK_SELECT (CS3) to 0
  184. Change FFA40 00FE
  185. * CSBOOT - 16 bit port 00BB
  186. Change FFA44 08BB
  187. Change FFA46 0009
  188. *Change FFA40 003F
  189. * Enable byte aligned access
  190. Change FFA16 0000
  191. Change FFA14 0002
  192. Change FFA12 0000
  193. * Internal RAM is located from base address F0000H
  194. Change FFB04 00FF
  195. * Enable Internal RAM
  196. Change FFB00 0200
  197. * Make IRQ7 and IRQ1 GPIO inputs
  198. Change FFA1E 0079
  199. Change FFA1C 0082
  200. * Set soft turn off bit
  201. Change FF906 F0F0
  202. END
  203.  
  204.  
  205. ****************************************************
  206. * Advanced Features Mobile                         *
  207. M06UCN6RR7AN                                       *
  208. * Test Mobile Advanced Features                    *
  209. H1644A                                             *
  210. ****************************************************
  211. * Set proper voltage to PWMB HC16 I/O
  212. Change FF924 0101
  213. * Disable Watchdog
  214. Change FFA20 0000
  215. * Clock Synthesizer is designned for 15.9744 MHz
  216. Change FFA04 CC00
  217. * BOOT - 512kB FLASH started at 0H
  218. Change FFA48 0006
  219. * BOOT OPTION - , 2 wait states
  220. Change FFA4A 78B0
  221. * CS0 (EEPROM) BASE IS STARTED FROM E0000H
  222. Change  FFA4C FE03
  223. * CS0 OPTION - Upper Byte , 2 wait states
  224. Change FFA4E 58B0
  225. * CS1 (FLASH2) BASE IS STARTED FROM 00000H
  226. Change  FFA50 F805
  227. * CS1 OPTION - Upper Byte , 2 wait states 78B0
  228. Change FFA52 78B0
  229. * CS2  RAM BASE IS STARTED FROM C0000H
  230. Change FFA54 FC03
  231. * CS2 OPTION - High Byte , 2 wait states
  232. Change FFA56 58B0
  233. * CS4 (DSP ROM) BASE IS STARTED FROM D0000H
  234. Change FFA5C FD00
  235. Change FFA5E 3830
  236. * CSPDR , BANK_SELECT (CS3) to 0
  237. Change FFA40 00FE
  238. * CSPAR0  CSBOOT - 16 bit port 09BB
  239. Change FFA44 08BB
  240. * CSPAR1
  241. Change FFA46 0008
  242. * Enable byte aligned access
  243. Change FFA16 0000
  244. Change FFA14 0000
  245. * Disable all external interrupts, all portF pins to I/O pins
  246. Change FFA1E 0000
  247. * portF I/O as iputs
  248. Change FFA1C 0040
  249. * output to enable voltage on port F
  250. Change FFA18 0040
  251. * Internal RAM is located from base address F0000H
  252. Change FFB04 00FF
  253. * Enable Internal RAM
  254. Change FFB00 0200
  255. END
  256.  
  257. ***************************************************************
  258. * Pocket Phone Low Audio                                      *
  259. H07UBH6QR6AN                                                  *
  260. * Pocket Phone High Audio                                     *
  261. H07UBH6NR7AN                                                  *
  262. * Pocket Phone High Audio SR4.2                               *
  263. H07UBH6NR7BN                                                  *
  264. * Pocket Phone High Audio Test                                *
  265. N1782A                                                        *
  266. * Pocket Phone High Audio Test SR4.2                          *
  267. N1782B                                                        *
  268. * Raven Basic                                                 *
  269. H13UAF6RR2AN                                                  *
  270. * Raven Basic SR4.2                                           *
  271. H13UAF6RR2BN                                                  *
  272. * Raven Full                                                  *
  273. H13UAH6RR5AN                                                  *
  274. * Raven Full SR4.2                                            *
  275. H13UAH6RR5BN                                                  *
  276. * Raven Full Test                                             *
  277. N1783A                                                        *
  278. * Raven Full Test SR4.2                                       *
  279. N1783B                                                        *
  280. * Phone Only Pocket Phone                                     *
  281. H07UBH6QR3AN                                                  *
  282. * DJSMR Pocket Phone                                          *
  283. JMUG4016A                                                     *
  284. * Raptor Full                                                                                             *
  285. H16WAH6RR5AN                                                  *
  286. * Raptor Basic                                                                                        *
  287. H16WAF6RR2AN                                                  *
  288. * Orbit Pkt Happi                                                                                         *
  289. H07UBH6NR7CN                                                                                              *
  290. * Orbit Full                                                                                              *
  291. H13UAH6RR5CN                                                                                              *
  292. ***************************************************************
  293. * Disable Watchdog
  294. Change FFA20 0000
  295. * Set proper voltage to PWMB HC16 I/O
  296. Change FF924 0101
  297. * Clock Synthesizer is designned for 14.680.064 MHz
  298. Change FFA04 3F00
  299.  
  300. * CSBOOT -- FLASH base address at 0x000000
  301. Change FFA48 0006
  302. * CSBOOT OPTION -- One wait state
  303. Change FFA4A 7870
  304. * CS3 -- EEPROM base address at 0xE0000
  305. Change FFA58 FE03
  306. * CS3 OPTION -- Two wait states
  307. * Change FFA5A 58B0 for Breadboard
  308. Change FFA5A 58F0
  309. * CS0 RAM base address (MSB) at 0xC0000
  310. Change FFA4C FC03
  311. * CS0 OPTION -- No wait states
  312. Change FFA4E 5830
  313. * CS1 LCD base address (MSB) at 0xA0800
  314. Change FFA50 FA00
  315. * CS1 OPTION -- No wait states
  316. Change FFA52 58F0
  317. * CS4
  318. Change FFA5C F805
  319. Change FFA5E 7870
  320. * CS5 (DSP ROM) BASE IS STARTED FROM D0000H
  321. Change FFA60 FD00
  322. Change FFA62 3830
  323. * CS Pin Assignment Registers
  324. * CSBOOT = 16 bit CS, FLASH
  325. * CS0 = 8 bit CS, RAM
  326. * CS1 = 8 bit CS, LCD
  327. * CS2 = 8 bit CS, HOST_ENABLE (DSP)
  328. * CS3 = 8 bit CS, EEPROM
  329. Change FFA44 0EAB
  330. Change FFA46 0000
  331. * Enable byte aligned access
  332. Change FFA16 0000
  333. *Internal RAM Base Address
  334. Change FFB04 00FF
  335. * Enable Internal RAM
  336. Change FFB00 0200
  337. Change FF906 0303
  338. Change FF924 F0E2
  339. * Setting IRQs unused lines are set to GPIO output
  340. * IRQ1 = OPT_SEL_1
  341. * IRQ2 = OPT_SEL_2
  342. * IRQ4 = ON_OFF_SENSE
  343. * IRQ5 HOST_REQ (DSP)
  344. Change FFA1E 0000
  345. Change FFA1C 00C8
  346. * OC3 Set SOFT_TURN_OFF bit
  347. Change FFA40 F0F0
  348. END
  349. ***************************************************************
  350. * Raven Advanced Feature                                      *
  351. H13UAH6RR7AN                                                  *
  352. * Raven Advanced Feature B                                    *
  353. H13UAH6RR7BN                                                  *
  354. * Raven Advanced Feature FM                                   *
  355. H13UAH6RR7BF                                                  *
  356. * Portable: DJSMR AFU pkt phone                               *
  357. JJH07YAH6NT7AN                                                *
  358. * Portable: DJSMR AFU test pkt phone                          *
  359. JMUG4017A                                                     *
  360. * Portable Pkt phone with Data                                *
  361. H07UAH6RS7AN                                                  *
  362. * Portable Pkt phone with Data B                                                          *
  363. H07UAH6RS7BN                                                  *
  364. * Portable Pkt phone with Data C                              *
  365. H07UAH6RS7CN                                                  *
  366. * CCD Raven                                                   *
  367. H13UAN6RR8AN                                                  *
  368. * CCD HAPPi                                                   *
  369. H07UAN6RR8AN                                                  *
  370. * Packet data portable non graphical                                              *
  371. N1792A                                                                                                *
  372. * Packet data portable non graphical Test                                         *
  373. N1794A                                                                                                *
  374. * Packet data portable graphical                                                          *
  375. N1791A                                                                                                *
  376. * Packet data portable graphical Test                                             *
  377. N1793A                                                                                                *
  378. ***************************************************************
  379. * Disable Watchdog
  380. Change FFA20 0000
  381. * Set proper voltage to PWMB HC16 I/O
  382. Change FF924 0101
  383. * Clock Synthesizer is designned for 14.680.064 MHz
  384. Change FFA04 3F00
  385.  
  386. * CSBOOT -- FLASH base address at 0x000000
  387. Change FFA48 0006
  388. * CSBOOT OPTION -- One wait state
  389. Change FFA4A 7870
  390. * CS3 -- EEPROM base address at 0xE0000
  391. Change FFA58 FE03
  392. * CS3 OPTION -- Two wait states
  393. * Change FFA5A 58B0 for Breadboard
  394. Change FFA5A 58F0
  395. * CS0 RAM base address (MSB) at 0xC0000
  396. Change FFA4C FC03
  397. * CS0 OPTION -- No wait states
  398. Change FFA4E 5830
  399. * CS1 LCD base address (MSB) at 0xA0800
  400. Change FFA50 FA00
  401. * CS1 OPTION -- No wait states
  402. Change FFA52 58F0
  403. * CS5
  404. Change FFA60 F805
  405. Change FFA62 78B0
  406. * CS5 (DSP ROM) BASE IS STARTED FROM D0000H
  407. *Change FFA60 FD00
  408. *Change FFA62 3830
  409. * CS Pin Assignment Registers
  410. * CSBOOT = 16 bit CS, FLASH
  411. * CS0 = 8 bit CS, RAM
  412. * CS1 = 8 bit CS, LCD
  413. * CS2 = 8 bit CS, HOST_ENABLE (DSP)
  414. * CS3 = 8 bit CS, EEPROM
  415. Change FFA44 32AB
  416. Change FFA46 0001
  417. * Enable byte aligned access
  418. Change FFA16 0000
  419. Change FFA14 0006
  420. Change FFA12 0000
  421. *Internal RAM Base Address
  422. Change FFB04 00FF
  423. * Enable Internal RAM
  424. Change FFB00 0200
  425. Change FF906 0303
  426. Change FF924 F0E2
  427. * Setting IRQs unused lines are set to GPIO output
  428. * IRQ1 = OPT_SEL_1
  429. * IRQ2 = OPT_SEL_2
  430. * IRQ4 = ON_OFF_SENSE
  431. * IRQ5 HOST_REQ (DSP)
  432. Change FFA1E 0000
  433. Change FFA1C 00C8
  434. * OC3 Set SOFT_TURN_OFF bit
  435. Change FFA40 F0F0
  436. END
  437. ***************************************************************
  438. * Galaxy MS 1Meg                                              *
  439. H15UAH6RR7AN                                                  *
  440. * Galaxy MS 1Meg Test                                         *
  441. N1788A                                                        *
  442. * Galaxy MS 1Meg (B)                                          *
  443. H15UAH6RR7BN                                                  *
  444. * Galaxy MS 1Meg Test  (B)                                    *
  445. N1788B                                                        *
  446. * Galaxy (Gray)                                               *
  447. H15UAH6RR5AN                                                  *
  448. ***************************************************************
  449. * Disable Watchdog
  450. Change FFA20 0000
  451. * Set proper voltage to PWMB HC16 I/O
  452. Change FF924 0101
  453. * Clock Synthesizer is designned for 14.680.064 MHz
  454. Change FFA04 3F00
  455.  
  456. * CSBOOT -- FLASH base address at 0x000000
  457. Change FFA48 0006
  458. * CSBOOT OPTION -- One wait state
  459. Change FFA4A 7870
  460. * CS3 -- EEPROM base address at 0xE0000
  461. Change FFA58 FE03
  462. * CS3 OPTION -- Two wait states
  463. * Change FFA5A 58B0 for Breadboard
  464. Change FFA5A 58F0
  465. * CS0 RAM base address (MSB) at 0xC0000
  466. Change FFA4C FC03
  467. * CS0 OPTION -- No wait states
  468. Change FFA4E 5830
  469. * CS1 LCD base address (MSB) at 0xA0800
  470. Change FFA50 FA00
  471. * CS1 OPTION -- No wait states
  472. Change FFA52 58F0
  473. * CS10 16 bit flash chip select
  474. Change FFA74 F805
  475. Change FFA76 78B0
  476. * CS5 (DSP ROM) BASE IS STARTED FROM D0000H
  477. *Change FFA60 FD00
  478. *Change FFA62 3830
  479. * CS Pin Assignment Registers
  480. * CSBOOT = 16 bit CS, FLASH
  481. * CS0 = 8 bit CS, RAM
  482. * CS1 = 8 bit CS, LCD
  483. * CS2 = 8 bit CS, HOST_ENABLE (DSP)
  484. * CS3 = 8 bit CS, EEPROM
  485. Change FFA44 32AB
  486. Change FFA46 0301
  487. * Enable byte aligned access
  488. Change FFA16 0000
  489. Change FFA14 0006
  490. Change FFA12 0000
  491. *Internal RAM Base Address
  492. Change FFB04 00FF
  493. * Enable Internal RAM
  494. Change FFB00 0200
  495. Change FF906 3020
  496. Change FF924 F0E2
  497. * Setting IRQs unused lines are set to GPIO output
  498. * IRQ1 = OPT_SEL_1
  499. * IRQ2 = OPT_SEL_2
  500. * IRQ4 = ON_OFF_SENSE
  501. * IRQ5 HOST_REQ (DSP)
  502. Change FFA1E 0000
  503. Change FFA1C 00C8
  504. * OC3 Set SOFT_TURN_OFF bit
  505. Change FFA40 F0F0
  506. END
  507.  
  508. ***************************************************************
  509. * 3:1 Mobile, LM2000                                          *
  510. M12UCH6RR6AN                                                  *
  511. * 3:1 Mobile, LM2000 SR4.2                                    *
  512. M12UCH6RR6BN                                                  *
  513. * 3:1 Mobile, LM100                                           *
  514. M12UCK6NR3AN                                                  *
  515. * 3:1 Mobile, LM100 SR4.2                                     *
  516. M12UCK6NR3BN                                                  *
  517. * 3:1 Test Mobile                                             *
  518. H1649A                                                        *
  519. * 6:1 LM100 on 3:1 board                                      *
  520. M02UCK6NR3BN                                                  *
  521. * 6:1 LM100 on 3:1 board SR4.2                                *
  522. M02UCK6NR3CN                                                  *
  523. * 6:1 LM2000 on 3:1 board                                     *
  524. M02UCH6RR6BN                                                  *
  525. * 6;1 LM2000 on 3:1 board SR4.2                               *
  526. M02UCH6RR6CN                                                  *
  527. * 6:1 BMR on 3:1 board                                        *
  528. F2099B                                                        *
  529. * 6:1 Test Mobile on 3:1 board                                *
  530. F2143B                                                        *
  531. * 6:1 Test Mobile on 3:1 board SR4.2                          *
  532. F2143C                                                        *
  533. * 6:1 Control Station                                         *
  534. F2095B                                                        *
  535. * 6:1 Control Station SR4.2                                   *
  536. F2095C                                                        *
  537. * 3:1 Control Station                                         *
  538. H1648A                                                        *
  539. * 3:1 Control Station SR4.2                                   *
  540. H1648B                                                        *
  541. * 3:1 Raptor Mobile MS                                        *
  542. M16WCH6RR6AN                                                  *
  543. * 3:1 Raptor Mobile Dispatch                                  *
  544. M16WCK6NR3AN                                                  *
  545. * 3:1 Raptor Test                                             *
  546. H1680A                                                        *
  547. * 3:1 Raptor BMR                                              *
  548. H1681A                                                        *
  549. * 6:1 BMR on 3:1 board                                        *
  550. F2099C                                                        *
  551. ***************************************************************
  552. Change FF924  0303
  553. * Disable Watchdog
  554. Change FFA20 0000
  555. * Clock Synthesizer is designned for 8 MHz
  556. Change FFA04 7700
  557. * BOOT - 512kB FLASH started at 0H
  558. Change FFA48 0006
  559. * BOOT OPTION - , One wait state
  560. Change FFA4A 7870
  561. * CS0 (SRAM - 64K) BASE IS STARTED FROM C0000H
  562. Change FFA4C FC03
  563. * CS0 OPTION - Upper Byte , No wait states
  564. Change FFA4E 5830
  565. * CS1 (FLASH_2) BASE IS STARTED FROM 80000H
  566. Change FFA50 F805
  567. * CS1 OPTION -
  568. Change FFA52 7870
  569. * CS2 (DSP_CS - 2K) BASE IS STARTED FROM B0000H
  570. *Change FFA54 FB00
  571. * CS2 OPTION - Upper Byte, No wait states
  572. *Change FFA56 5830
  573. * CS3 (EEPROM - 32K, but 64K block selected.) BASE IS STARTED FROM E0000H
  574. Change FFA58 FE03
  575. * CS3 OPTION - Upper Byte , Two wait states
  576. Change FFA5A 58B0
  577. * CS4 (DSP ROM) BASE IS STARTED FROM D0000H
  578. Change FFA5C FD00
  579. Change FFA5E 3830
  580. * CS7 (ACIA ) BASE IS STARTED FROM B1000H
  581. *Change FFA68 FB10
  582. * CS7 OPTION - Upper Byte, Two wait states.
  583. *Change FFA6A 58B0
  584. * CSPAR Chip select pin assignment register.
  585. Change FFA44 02BB
  586. Change FFA46 0000
  587. * set "Flash_bank_sel" to "0" and "Reset_Out" to "1".
  588. Change FFA40 003D
  589. * Set port E Data Reg. ("DSACK_1" to "0" and VPP_CTRL "SIZ1" to "1")
  590. Change FFA10 00F9
  591. * Set port E Data Dir. Reg.
  592. Change FFA14 00FF
  593. * Set Port E pin assignment register.
  594. Change FFA16 0000
  595. * Set Port F Data Dir. Reg. ( make them all inputs )
  596. Change FFA1C 0000
  597. * Set Port F Pin assign. Reg. (Disable all interupts and set port F as I/O)
  598. Change FFA1E 0000
  599. * Place RAM in Low-Power Stop mode.
  600. Change FFB00 8000
  601. * Internal RAM is located from base address B1800H
  602. Change FFB04 00FF                // changed specifically for bdmload.set
  603. Change FFB06 0000                // changed specifically for bdmload.set
  604. * Enable Internal RAM, come out of Low-Power Stop mode.
  605. Change FFB00 0000
  606. * Set DDR and DR for Port GP.
  607. Change FF906 A70F
  608. END
  609.  
  610. ********************************************************
  611. * Mobile DJSMR                                         *
  612. *JJM02YCK6RT5AN                                        *
  613. * Dispatch Station DJSMR                               *
  614. *JJL02YCH6NT5AN                                        *
  615. * DJSMR BMR                                            *
  616. *F2089A                                                *
  617. ********************************************************
  618. * Set proper voltage to PWMB HC16 I/O
  619. Change FF924 0101
  620. * Disable Watchdog
  621. Change FFA20 0000
  622. * Clock Synthesizer is designned for 14.680.064 MHz
  623. Change FFA04 CC00
  624. * BOOT - 512kB FLASH started at 0H
  625. Change FFA48 0006
  626. * BOOT OPTION - , One wait state
  627. Change FFA4A 7870
  628. * CS0 (EEPROM) BASE IS STARTED FROM E0000H
  629. Change FFA4C FE03
  630. * CS0 OPTION - Upper Byte , Two wait states
  631. Change FFA4E 58B0
  632. * CS1 Flash 2
  633. Change FFA50 F805
  634. * CS1 Option
  635. Change FFA52 7870
  636. * CS2 (RAM MSB) BASE IS STARTED FROM C0000H
  637. Change FFA54 FC03
  638. * CS2 OPTION - High Byte , No wait states
  639. Change FFA56 5830
  640. * CS3 (RAM LSB) BASE IS STARTED FROM C0000H
  641. *Change FFA58 FC03
  642. * CS3 OPTION - Lower Byte , No wait states
  643. *Change FFA5A 3830
  644. * CS4 (DSP ROM) BASE IS STARTED FROM D0000H
  645. Change FFA5C FD00
  646. Change FFA5E 3830
  647. * CSBOOT - 16 bit port
  648. Change FFA44 08BB
  649. Change FFA46 0008
  650. * Enable byte aligned access
  651. Change FFA14 0000
  652. Change FFA16 0000
  653. * Disable external interrupt
  654. Change FFA1D 00
  655. Change FFA1F 00
  656. * Internal RAM is located from base address F0000H
  657. Change FFB04 00FF
  658. * Enable Internal RAM
  659. Change FFB00 0200
  660. END
  661.  
  662. ***************************************************************
  663. * Mobile 3:1 AFU                                                                                  *
  664. M12UCH6RS7AN                                                  *
  665. * Mobile 3:1 AFU B                                            *
  666. M12UCH6RS7BN                                                  *
  667. * Mobile 6:1 AFU                                              *
  668. M02UCH6RS7AN                                                                                              *
  669. * Mobile 6:1 AFU B                                            *
  670. M02UCH6RS7BN                                                  *
  671. * Mobile DJSMR Adv Feature                                                                        *
  672. JJM02YCK6RT5BN                                                                                            *
  673. * Mobile Adv Features Console Interface                                           *
  674. H1644B                                                        *
  675. * Mobile Adv Features Console Interface C                     *
  676. H1644C                                                        *
  677. * Mobile Advanced Features B                                  *
  678. M06UCN6RR7BN                                                                                              *
  679. * Mobile Advanced Features C                                  *
  680. M06UCN6RR7CN                                                  *
  681. ***************************************************************
  682. Change FF924  0303
  683. * Disable Watchdog
  684. Change FFA20 0000
  685. * Clock Synthesizer is designned for 8 MHz
  686. Change FFA04 7700
  687. * BOOT - 512kB FLASH started at 0H
  688. Change FFA48 0006
  689. * BOOT OPTION - , One wait state
  690. Change FFA4A 7870
  691. * CS0 (SRAM - 128K) BASE IS STARTED FROM C0000H
  692. Change FFA4C FC04
  693. * CS0 OPTION - Upper Byte , No wait states
  694. Change FFA4E 5830
  695. * CS1 (FLASH_2) BASE IS STARTED FROM 80000H
  696. Change FFA50 F805
  697. * CS1 OPTION -
  698. Change FFA52 7870
  699. * CS2 (DSP_CS - 2K) BASE IS STARTED FROM B0000H
  700. *Change FFA54 FB00
  701. * CS2 OPTION - Upper Byte, No wait states
  702. *Change FFA56 5830
  703. * CS3 (EEPROM - 32K, but 64K block selected.) BASE IS STARTED FROM E0000H
  704. Change FFA58 FE03
  705. * CS3 OPTION - Upper Byte , Two wait states
  706. Change FFA5A 58B0
  707. * CS4 (DSP ROM) BASE IS STARTED FROM D0000H
  708. *Change FFA5C FD00
  709. *Change FFA5E 3830
  710. * CS7 (ACIA ) BASE IS STARTED FROM B1000H
  711. *Change FFA68 FB10
  712. * CS7 OPTION - Upper Byte, Two wait states.
  713. *Change FFA6A 58B0
  714. * CSPAR Chip select pin assignment register.
  715. Change FFA44 02BB
  716. Change FFA46 0008
  717. * set "Flash_bank_sel" to "0" and "Reset_Out" to "1".
  718. Change FFA40 003D
  719. * Set port E Data Reg. ("DSACK_1" to "0" and VPP_CTRL "SIZ1" to "1")
  720. Change FFA10 00F9
  721. * Set port E Data Dir. Reg.
  722. Change FFA14 00FF
  723. * Set Port E pin assignment register.
  724. Change FFA16 0000
  725. * Set Port F Data Dir. Reg. ( make them all inputs )
  726. Change FFA1C 0000
  727. * Set Port F Pin assign. Reg. (Disable all interupts and set port F as I/O)
  728. Change FFA1E 0000
  729. * Place RAM in Low-Power Stop mode.
  730. Change FFB00 8000
  731. * Internal RAM is located from base address B1800H
  732. Change FFB04 00FF                // changed specifically for bdmload.set
  733. Change FFB06 0000                // changed specifically for bdmload.set
  734. * Enable Internal RAM, come out of Low-Power Stop mode.
  735. Change FFB00 0000
  736. * Set DDR and DR for Port GP.
  737. Change FF906 A70F
  738. END
  739.  
  740.